A3T8GF33BBF-GML

Zentel Japan
155-A3T8GF33BBF-GML
A3T8GF33BBF-GML

Fabricante:

Descripción:
DRAM DDR3L 8Gb, 1024Mx8 (1CS, 1ZQ), 1600 at CL11, 1.35V, FBGA-78

Hoja de datos:
Modelo ECAD:
Descargue Library Loader gratis para convertir este archivo para su herramienta ECAD. Conozca más sobre el modelo ECAD.
Más información
Conozca más sobre Zentel Japan A3T8GF33BBF-GML

En existencias: 128

Existencias:
128 Se puede enviar inmediatamente
Plazo de entrega de fábrica:
24 Semanas Tiempo estimado de producción de fábrica para cantidades superiores a las que se muestran.
Las cantidades superiores a 128 estarán sujetas a requisitos mínimos de pedido.
Mínimo: 1   Múltiples: 1
Precio unitario:
$-
Precio ext.:
$-
Est. Tarifa:

Precio (CLP)

Cantidad Precio unitario
Precio ext.
$30.330 $30.330
$28.101 $281.010
$27.216 $680.400
$26.555 $1.327.750
$25.894 $2.589.400
$25.032 $6.258.000
$23.901 $11.950.500
1.000 Presupuesto

Atributo del producto Valor de atributo Seleccionar atributo
Zentel Japan
Categoría de producto: DRAM
RoHS:  
SDRAM - DDR3L
8 Gbit
8 bit
800 MHz
FPGA-78
1 G x 8
20 ns
1.283 V
1.45 V
0 C
+ 95 C
DDR3L
Tray
Marca: Zentel Japan
País de ensamblaje: Not Available
País de difusión: Not Available
País de origen: TW
Sensibles a la humedad: Yes
Estilo de montaje: SMD/SMT
Tipo de producto: DRAM
Cantidad de empaque de fábrica: 2200
Subcategoría: Memory & Data Storage
Corriente de suministro - Máx.: 100 mA
Nombre comercial: Zentel Japan
Peso de la unidad: 179 mg
Productos encontrados:
Para mostrar productos similares, seleccione al menos una casilla de verificación
Seleccione al menos una de las casillas de verificación anteriores para mostrar productos similares en esta categoría.
Atributos seleccionados: 0

Hoja de datos

CNHTS:
8542329010
USHTS:
8542320036
ECCN:
EAR99

DDR3 SDRAM

Zentel DDR3 SDRAM features a high-speed data transfer that is realized by the 8 bits prefetch pipelined architecture. The SDRAM has a double-data-rate architecture with two data transfers per clock cycle. They have a bi-directional differential data strobe (DQS and /DQS) and are transmitted/received with data for capturing data at the receiver. DQS is edge-aligned with data for READs; center-aligned with data for WRITEs. The differential clock inputs (CK and /CK) DLL aligns DQ and DQS transitions with CK transitions.

Se ha producido un error inesperado.


¿Tiene alguna pregunta? Visite el Centro de ayuda.
Si tiene preguntas sobre un pedido específico, inicie sesión en su cuenta.

Si tiene más problemas, comuníquese con nosotros al 800-346-6873 o envíe un correo electrónico a help@mouser.com.