A3T2GF40CBF-HP

Zentel Japan
155-A3T2GF40CBF-HP
A3T2GF40CBF-HP

Fabricante:

Descripción:
DRAM DDR3&DDR3L 2Gb, 128Mx16, 1866 at CL13, 1.35V&1.5V, FBGA-96

Hoja de datos:
Modelo ECAD:
Descargue Library Loader gratis para convertir este archivo para su herramienta ECAD. Conozca más sobre el modelo ECAD.
Más información
Conozca más sobre Zentel Japan A3T2GF40CBF-HP

En existencias: 6

Existencias:
6 Se puede enviar inmediatamente
Plazo de entrega de fábrica:
16 Semanas Tiempo estimado de producción de fábrica para cantidades superiores a las que se muestran.
Mínimo: 1   Múltiples: 1
Precio unitario:
$-
Precio ext.:
$-
Est. Tarifa:

Precio (CLP)

Cantidad Precio unitario
Precio ext.
$9.061 $9.061
$8.434 $84.340
$8.187 $204.675
$7.997 $399.850
$7.795 $779.500
$7.549 $1.887.250
$7.358 $3.679.000
$7.179 $7.179.000
2.090 Presupuesto

Atributo del producto Valor de atributo Seleccionar atributo
Zentel Japan
Categoría de producto: DRAM
RoHS:  
SDRAM - DDR3L
2 Gbit
16 bit
933 MHz
FPGA-96
128 M x 16
1.283 V
1.575 V
0 C
+ 95 C
DDR3(L)
Tray
Marca: Zentel Japan
País de ensamblaje: Not Available
País de difusión: Not Available
País de origen: TW
Sensibles a la humedad: Yes
Estilo de montaje: SMD/SMT
Tipo de producto: DRAM
Cantidad de empaque de fábrica: 2090
Subcategoría: Memory & Data Storage
Corriente de suministro - Máx.: 82 mA
Nombre comercial: Zentel Japan
Peso de la unidad: 234,800 mg
Productos encontrados:
Para mostrar productos similares, seleccione al menos una casilla de verificación
Seleccione al menos una de las casillas de verificación anteriores para mostrar productos similares en esta categoría.
Atributos seleccionados: 0

Hoja de datos

CNHTS:
8542329000
USHTS:
8542320036
ECCN:
EAR99

DDR3 SDRAM

Zentel DDR3 SDRAM features a high-speed data transfer that is realized by the 8 bits prefetch pipelined architecture. The SDRAM has a double-data-rate architecture with two data transfers per clock cycle. They have a bi-directional differential data strobe (DQS and /DQS) and are transmitted/received with data for capturing data at the receiver. DQS is edge-aligned with data for READs; center-aligned with data for WRITEs. The differential clock inputs (CK and /CK) DLL aligns DQ and DQS transitions with CK transitions.

Se ha producido un error inesperado.


¿Tiene alguna pregunta? Visite el Centro de ayuda.
Si tiene preguntas sobre un pedido específico, inicie sesión en su cuenta.

Si tiene más problemas, comuníquese con nosotros al 800-346-6873 o envíe un correo electrónico a help@mouser.com.